verilog实现加减计数器

在Verilog中实现加减计数器，可以基于DFF（D触发器）或者其他基本逻辑门来构建。下面是一个简单的4位加法计数器的设计示例，包括异步清零和同步使能功能[^1]：

module add_sub_counter (
    input wire clk, // 主时钟
    input wire rst_n, // 异步复位信号（低电平有效）
    input wire en,   // 同步使能信号
    input wire inc_dec, // 加/减计数控制信号（0 - 减法，1 - 加法）
    output reg [3:0] count // 计数器输出
);

// 使用DFFs构建计数器模块
always @(posedge clk or posedge rst_n) begin
    if (~rst_n) begin
        count <= 4'b0; // 当rst_n为低时，计数器清零
    end else if (en && inc_dec) begin
        case (count)
            4'b0: count <= inc_dec ? 4'b1 : 4'b0; // 初始状态计数开始
            default: count <= count + inc_dec; // 根据inc_dec增加或减少计数
        endcase
    end
end

endmodule

在这个模块中，`clk`是主时钟信号，`rst_n`是异步复位信号，当其为低电平时计数器清零。`en`是使能信号，只有当它为高且`inc_dec`（加法/减法控制信号）有值时，计数器才会更新。`count`则是输出的4位计数结果。

对于减法，当`inc_dec`为0时，当前计数值不会改变；而当`inc_dec`为1时，执行加1操作。如果需要实现其他位宽的加减计数器，只需调整`count`的宽度即可。