四位加减计数器verilog

四位加减计数器是一种常见的数字电路设计，用于实现计数和加减运算功能。它可以根据输入信号进行加法或减法运算，并将结果输出。

以下是四位加减计数器的Verilog代码示例：

module FourBitCounter(
  input wire clk, // 时钟信号
  input wire reset, // 复位信号
  input wire enable, // 使能信号
  input wire direction, // 方向信号，0表示减法，1表示加法
  output wire [3:0] count // 计数结果输出
);

  reg [3:0] count; // 计数器寄存器

  always @(posedge clk or posedge reset) begin
    if (reset) begin
      count <= 4'b0000; // 复位计数器为0
    end else if (enable) begin
      if (direction) begin
        count <= count + 1; // 加法运算
      end else begin
        count <= count - 1; // 减法运算
      end
    end
  end

endmodule

以上代码中，使用了一个4位寄存器 `count` 来存储计数结果。在时钟上升沿或复位信号触发时，根据使能信号和方向信号进行加法或减法运算，并将结果存储到 `count` 中。