利用quartus设置用Verilog设计一个带低有效控制端的一位全加器

下面是一个带低有效控制端的一位全加器的 Verilog 设计，其中 `cin` 为进位信号，`a` 和 `b` 分别为两个加数，`s` 为和，`cout` 为进位输出信号，`en` 为低有效控制端。

module adder_1bit(input cin, input en, input a, input b, output s, output cout);

  assign s = (en == 1'b1) ? a ^ b ^ cin : 1'b0;
  assign cout = (en == 1'b1) ? (a & b) | (cin & (a ^ b)) : 1'b0;

endmodule

在这个设计中，当 `en` 为低电平时，所有输出信号均为零，相当于将这个模块禁用。当 `en` 为高电平时，计算过程与普通的一位全加器相同。