用quartus软件以一位全加器为元件，利用元件例化语句实现一个四位全加器。

Quartus是 Altera 和 Intel FPGA 公司开发的一款广泛使用的硬件描述语言（HDL）设计工具，用于Verilog或 VHDL等高级综合工具。要使用Quartus创建一个四位全加器，首先你需要了解基本的全加器工作原理，它通常包括三个输入（A、B和 Cin），以及两个输出（Sum和 Cout）。

以下是用Verilog语言实现一个四位全加器的基本步骤：

1. 定义模块：使用`module`关键字开始，如`module four_bit_adder(input [3:0] A, B, Cin, output reg [3:0] Sum, output reg Cout);`，其中`A`, `B`, 和`Cin`是输入端口，`Sum`和`Cout`是输出端口。

2. 实体声明：如果这是在一个更大的设计中的部分，你可以先用`entity`声明这个模块，然后在`architecture`中实现细节。

3. 加法逻辑：你可以使用`always @*`语句实现全加法逻辑。例如，你可以使用条件门电路来实现加法和进位计算：

assign Sum = A ^ B ^ Cin; // 无进位加法
assign Cout = (A & B) | (A & Cin) | (B & Cin); // 计算进位

4. 元件例化：如果你已经有了预设的全加器模块库（例如Altera提供的），可以用` instantiation`语句实例化它，如`ALADD @(posedge clk)`，这里假设`clk`是系统时钟。

5. 包含头文件：如果需要其他模块或者库函数，记得包含相应的头文件。

6. 结束模块：最后用`endmodule`结束整个四位全加器模块。