uvm top_test中例化两个sequence

在UVM (Universal Verification Methodology) 中，`uvm_top_test` 是顶层测试类的模板，通常用于集成环境的验证。如果你想在这个环境中实例化两个不同的序列(sequence)，你可以按照以下步骤操作：

1. 首先，你需要在你的`uvm_top_test` 类中包含这两个序列的模块。这通常通过`uvm_component_utils`宏来完成，例如：

#include "seq_1.sv"
#include "seq_2.sv"

//...

class my_top_test extends uvm_top_test;
   `uvm_component_utils(my_top_test)
private:
   seq_1 m_seq1; // 序列1的实例
   seq_2 m_seq2; // 序列2的实例
public:
   void build_phase(uvm_phase& phase);
   // 其他必要的构造函数和测试方法
endclass

2. 然后，在`build_phase` 或者适当的生命周期方法中，实例化这两个序列：

void my_top_test::build_phase(uvm_phase& phase)
{
   super::build_phase(phase);

   m_seq1 = new(m_sequencer.get_sequencer_env(), "seq1");
   m_seq2 = new(m_sequencer.get_sequencer_env(), "seq2");

   m_seq1->build();
   m_seq2->build();
}

这里的`m_sequencer.get_sequencer_env()`应该替换为你测试环境中实际的sequencer环境。

3. 当你准备运行序列时，可以在适当的测试点上启动它们：

void run_phase(uvm_phase& phase)
{
   m_seq1->run();
   m_seq2->run();
}