奇偶校验码verilog

以下是一个简单的奇偶校验器的 Verilog 代码示例：

module parity_checker (
    input wire [7:0] data,  // 输入数据
    output reg parity       // 输出奇偶校验位
);

always @(*) begin
    int i;
    parity = 1;
    for (i = 0; i < 8; i = i + 1) begin
        parity = parity ^ data[i];
    end
end

endmodule

在这个示例中，输入数据被定义为一个 8 位的向量，命名为 `data`，输出奇偶校验位被定义为一个单一的比特，命名为 `parity`。在 `always` 块中，使用一个 `for` 循环来计算输入数据中的所有位之和，并将其存储在 `parity` 变量中。在每次计算中，`parity` 变量都与当前位的值异或。因为奇数个 1 的异或结果是 1，偶数个 1 的异或结果是 0，所以最终 `parity` 变量将包含输入数据的奇偶校验位。

要测试这个奇偶校验器，您可以编写一个简单的测试台来为 `data` 输入不同的值，并检查 `parity` 输出是否是正确的。例如：

module parity_checker_test;

reg [7:0] data;
wire parity;

parity_checker dut (
    .data(data),
    .parity(parity)
);

initial begin
    // 测试偶数个 1 的情况
    data = 8'b10101010;
    #10;
    if (parity != 1) begin
        $display("Test failed for data = %b, expected parity = 1, actual parity = %b", data, parity);
    end

    // 测试奇数个 1 的情况
    data = 8'b11110000;
    #10;
    if (parity != 0) begin
        $display("Test failed for data = %b, expected parity = 0, actual parity = %b", data, parity);
    end

    $finish;
end

endmodule

在这个测试平台中，我们首先测试了一个偶数个 1 的输入值，然后测试了一个奇数个 1 的输入值。我们使用 `$display` 函数来输出测试结果。当测试失败时，它将显示一个错误消息，其中包含输入数据和期望的奇偶校验位和实际的奇偶校验位。当所有测试都完成后，我们使用 `$finish` 函数来退出仿真。