verilog中if else例子

以下是一个简单的Verilog代码示例，其中包含一个if-else语句：

module example(input a, input b, output c);

    if (a == 1) begin
        c = 1;
    end
    else if (b == 1) begin
        c = 0;
    end
    else begin
        c = 1;
    end
    
endmodule

在此示例中，输入端口a和b被用于条件判断。如果a等于1，则输出端口c被设置为1。否则，如果b等于1，则输出端口c被设置为0。如果a和b都不等于1，则输出端口c被设置为1。这个例子展示了一个简单的if-else语句的用法。