verilog的if+else语句

在Verilog中，if-else语句用于根据条件执行不同的代码块。下面是一个示例：

module example_module(input wire enable, output wire out);
  reg out;
  
  always @(enable)
  begin
    if (enable)
      out <= 1'b1;
    else
      out <= 1'b0;
  end
endmodule

在上面的示例中，如果`enable`为1，则`out`被赋值为1；如果`enable`为0，则`out`被赋值为0。这是一个简单的if-else语句的例子。