.用Verilog HDL设计3-8译码器电路,分别用case语句和if-else语句.
时间: 2024-01-21 13:19:51 浏览: 104
以下是使用 Verilog HDL 设计 3-8 译码器的代码,分别使用了 case 语句和 if-else 语句。
使用 case 语句:
```verilog
module decoder_3_8_case(input [2:0] a, output reg [7:0] y);
always @(*) begin
case(a)
3'b000: y = 8'b00000001;
3'b001: y = 8'b00000010;
3'b010: y = 8'b00000100;
3'b011: y = 8'b00001000;
3'b100: y = 8'b00010000;
3'b101: y = 8'b00100000;
3'b110: y = 8'b01000000;
3'b111: y = 8'b10000000;
default: y = 8'b00000000;
endcase
end
endmodule
```
使用 if-else 语句:
```verilog
module decoder_3_8_ifelse(input [2:0] a, output reg [7:0] y);
always @(*) begin
if(a == 3'b000) y = 8'b00000001;
else if(a == 3'b001) y = 8'b00000010;
else if(a == 3'b010) y = 8'b00000100;
else if(a == 3'b011) y = 8'b00001000;
else if(a == 3'b100) y = 8'b00010000;
else if(a == 3'b101) y = 8'b00100000;
else if(a == 3'b110) y = 8'b01000000;
else if(a == 3'b111) y = 8'b10000000;
else y = 8'b00000000;
end
endmodule
```
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