使用Verilog HDL 设计实现低电平有效3-8线译码器 包含使能端

以下是使用Verilog HDL实现低电平有效3-8线译码器（含使能端）的代码：

module decoder_3to8(
input [2:0] in,
input enable,
output reg [7:0] out
);

always @ (in or enable) begin
if(!enable) // 使能端为低电平有效
out = 8'b11111111; // 输出全为高电平
else begin
case(in)
3'b000: out = 8'b00000001; // 输出第0位为低电平，其余为高电平
3'b001: out = 8'b00000010; // 输出第1位为低电平，其余为高电平
3'b010: out = 8'b00000100; // 输出第2位为低电平，其余为高电平
3'b011: out = 8'b00001000; // 输出第3位为低电平，其余为高电平
3'b100: out = 8'b00010000; // 输出第4位为低电平，其余为高电平
3'b101: out = 8'b00100000; // 输出第5位为低电平，其余为高电平
3'b110: out = 8'b01000000; // 输出第6位为低电平，其余为高电平
3'b111: out = 8'b10000000; // 输出第7位为低电平，其余为高电平
endcase
end
end

endmodule

其中，输入端口in为3位宽，用于接收3位二进制数，enable为使能端口，用于控制译码器的输出。输出端口out为8位宽，用于输出低电平有效的译码结果。在always块中，根据输入和使能端口的状态，使用case语句对输出端口进行赋值。当使能端为低电平时，输出全为高电平。当使能端为高电平时，根据输入的二进制数，将对应的输出位赋值为低电平，其余输出位赋值为高电平。