使用Verilog HDL 设计实现3-8线译码器

module decoder_3_8(input [2:0] A, output reg [7:0] Y);

always @(*)
case(A)
3'b000: Y = 8'b00000001;
3'b001: Y = 8'b00000010;
3'b010: Y = 8'b00000100;
3'b011: Y = 8'b00001000;
3'b100: Y = 8'b00010000;
3'b101: Y = 8'b00100000;
3'b110: Y = 8'b01000000;
3'b111: Y = 8'b10000000;
endcase
endmodule

// Testbench
module decoder_3_8_tb;

reg [2:0] A;
wire [7:0] Y;

decoder_3_8 dut(.A(A), .Y(Y));

initial begin
A = 3'b000;
#10;
A = 3'b001;
#10;
A = 3'b010;
#10;
A = 3'b011;
#10;
A = 3'b100;
#10;
A = 3'b101;
#10;
A = 3'b110;
#10;
A = 3'b111;
#10;
end

endmodule

相关问题

使用Verilog HDL 设计实现低电平有效3-8线译码器 包含使能端

以下是使用Verilog HDL实现低电平有效3-8线译码器（含使能端）的代码：

module decoder_3to8(
input [2:0] in,
input enable,
output reg [7:0] out
);

always @ (in or enable) begin
if(!enable) // 使能端为低电平有效
out = 8'b11111111; // 输出全为高电平
else begin
case(in)
3'b000: out = 8'b00000001; // 输出第0位为低电平，其余为高电平
3'b001: out = 8'b00000010; // 输出第1位为低电平，其余为高电平
3'b010: out = 8'b00000100; // 输出第2位为低电平，其余为高电平
3'b011: out = 8'b00001000; // 输出第3位为低电平，其余为高电平
3'b100: out = 8'b00010000; // 输出第4位为低电平，其余为高电平
3'b101: out = 8'b00100000; // 输出第5位为低电平，其余为高电平
3'b110: out = 8'b01000000; // 输出第6位为低电平，其余为高电平
3'b111: out = 8'b10000000; // 输出第7位为低电平，其余为高电平
endcase
end
end

endmodule

其中，输入端口in为3位宽，用于接收3位二进制数，enable为使能端口，用于控制译码器的输出。输出端口out为8位宽，用于输出低电平有效的译码结果。在always块中，根据输入和使能端口的状态，使用case语句对输出端口进行赋值。当使能端为低电平时，输出全为高电平。当使能端为高电平时，根据输入的二进制数，将对应的输出位赋值为低电平，其余输出位赋值为高电平。

使用Verilog HDL 设计实现高电平有效3-8线译码器 包含使能端

以下是使用Verilog HDL设计实现高电平有效3-8线译码器 包含使能端的代码：

module decoder_3to8_enable(input [2:0] inputs, input enable, output reg [7:0] outputs);

always @ (inputs or enable) begin
    if(enable) begin
        case(inputs)
            3'b000: outputs = 8'b00000001;
            3'b001: outputs = 8'b00000010;
            3'b010: outputs = 8'b00000100;
            3'b011: outputs = 8'b00001000;
            3'b100: outputs = 8'b00010000;
            3'b101: outputs = 8'b00100000;
            3'b110: outputs = 8'b01000000;
            3'b111: outputs = 8'b10000000;
            default: outputs = 8'b00000000;
        endcase
    end
    else begin
        outputs = 8'b00000000;
    end
end

endmodule

该代码使用always块来实现输入信号inputs和enable的变化时，根据译码器的真值表输出对应的值。当enable为0时，输出为0。当enable为1时，根据inputs的值输出对应的8位二进制数。

例如，当inputs为3'b010时，输出为8'b00000100，即第三位为1，其余位为0。当enable为0时，输出为8'b00000000，即所有位均为0。