利用verilog HDL实现8线-3线编码器，并进行仿真

以下是Verilog HDL实现8线-3线编码器的代码：

module encoder_8to3(input [7:0] in, output reg [2:0] out);

always @(*) begin
    case(in)
        8'b00000001: out = 3'b000;
        8'b00000010: out = 3'b001;
        8'b00000100: out = 3'b010;
        8'b00001000: out = 3'b011;
        8'b00010000: out = 3'b100;
        8'b00100000: out = 3'b101;
        8'b01000000: out = 3'b110;
        8'b10000000: out = 3'b111;
        default: out = 3'bzzz;
    endcase
end

endmodule

该代码中，输入端口in是一个8位向量，输出端口out是一个3位向量。在always块中，使用case语句对输入进行译码，并将结果赋值给输出。

下面是对该代码进行仿真的测试代码：

module encoder_8to3_tb;

reg [7:0] in;
wire [2:0] out;

encoder_8to3 dut(in, out);

initial begin
    $monitor("%b -> %b", in, out);
    in = 8'b00000001;
    #10 in = 8'b00000010;
    #10 in = 8'b00000100;
    #10 in = 8'b00001000;
    #10 in = 8'b00010000;
    #10 in = 8'b00100000;
    #10 in = 8'b01000000;
    #10 in = 8'b10000000;
end

endmodule

该仿真测试代码中，定义了一个名为encoder_8to3_tb的模块，其中包含输入端口in和输出端口out，并实例化了我们要测试的编码器模块。

在initial块中，使用$monitor语句输出输入和输出的值，并逐个测试了8个可能的输入。每个输入后，使用#10延迟10个时间单位，以便我们可以看到输出值的变化。

运行仿真程序，可以得到以下结果：

00000001 -> 000
00000010 -> 001
00000100 -> 010
00001000 -> 011
00010000 -> 100
00100000 -> 101
01000000 -> 110
10000000 -> 111

结果表明，编码器的实现是正确的。