用verilog设计一个3-8译码器

下面是一个用Verilog设计的3-8译码器的代码示例：

module decoder_3to8(
input [2:] in,
output reg [7:] out
);

always @(*)
begin
case(in)
3'b000: out = 8'b00000001;
3'b001: out = 8'b00000010;
3'b010: out = 8'b00000100;
3'b011: out = 8'b00001000;
3'b100: out = 8'b00010000;
3'b101: out = 8'b00100000;
3'b110: out = 8'b01000000;
3'b111: out = 8'b10000000;
default: out = 8'b00000000;
endcase
end

endmodule

这个3-8译码器有一个3位输入in和一个8位输出out。输入in的值决定了输出out的哪一位为1，其余位为。如果输入in的值不在到7之间，则输出全为。