请用verilog行为描述和case语句描述一个3-8译码器

以下是一个使用行为描述和 case 语句描述的 3-8 译码器的 Verilog 代码：

使用行为描述：

module decoder3to8_behavioral(
  input [2:0] in,
  output reg [7:0] out
);

always @(in) begin
  case (in)
    3'b000: out = 8'b00000001;
    3'b001: out = 8'b00000010;
    3'b010: out = 8'b00000100;
    3'b011: out = 8'b00001000;
    3'b100: out = 8'b00010000;
    3'b101: out = 8'b00100000;
    3'b110: out = 8'b01000000;
    3'b111: out = 8'b10000000;
  endcase
end

endmodule

使用 case 语句描述：

module decoder3to8_case(
  input [2:0] in,
  output reg [7:0] out
);

always @* begin
  case (in)
    3'b000: out = 8'b00000001;
    3'b001: out = 8'b00000010;
    3'b010: out = 8'b00000100;
    3'b011: out = 8'b00001000;
    3'b100: out = 8'b00010000;
    3'b101: out = 8'b00100000;
    3'b110: out = 8'b01000000;
    3'b111: out = 8'b10000000;
    default: out = 8'b00000000;
  endcase
end

endmodule

这个译码器模块有一个 3 位输入 `in`，和一个 8 位的输出 `out`。输入 `in` 的不同值会使得相应的输出位被置为高电平，其他输出位则为低电平。在这两个例子中，行为描述和 case 语句描述实现的功能是一样的。