结合if和case语句实现3-8译码器verilog

在Verilog语言中，你可以使用`case`语句结合`if`条件判断来实现一个3-8译码器，这是一种数字逻辑电路，它接受3位输入并输出对应于每一位输入的8种组合之一的高电平信号。以下是一个简单的例子：

module three_to_eight_decoder(
    input [2:0] input_code,   // 3位输入
    output reg [7:0] decoded_output   // 8位输出
);

// Case statement for each possible combination of inputs
case(input_code)
    3'b000: decoded_output = 8'b0;      // 输入000, 输出0
    3'b001: decoded_output = 8'b1;      // 输入001, 输出1
    3'b010: decoded_output = 8'b2;      // ...
    3'b011: decoded_output = 8'b3;
    3'b100: decoded_output = 8'b4;
    3'b101: decoded_output = 8'b5;
    3'b110: decoded_output = 8'b6;
    3'b111: decoded_output = 8'b7;      // 输入111, 输出7

    // Default case for any other input (can be optional)
    default: decoded_output = 8'b-1;     // 或者设置其他默认值或错误状态
endcase

endmodule