用Verilog设计一个3-8译码器，分别用case语句和if_else语句

在Verilog硬件描述语言中，3-8线译码器是一种常见的逻辑电路，它接受3位输入并生成8位输出，其中一位表示为“1”，其余为“0”。以下是使用`case`语句和`if-else`语句设计一个3-8译码器的示例：

**使用case语句：**

module three_to_eight_decoder (
    input [2:0] select,   // 3位选择信号
    output reg [7:0] outputs // 8位输出
);

// case结构实现
assign outputs = case(select)
    3'b000 : 8'b00000000;  // A=0, B=0, C=0 => 输出0
    3'b001 : 8'b00000001;  // A=0, B=0, C=1 => 输出1
    ...                 // 其他所有可能的组合，直到...
    3'b111 : 8'b11111111;  // A=1, B=1, C=1 => 输出7
endcase;

// 其余输出组合略
endmodule

**使用if-else语句：**

module three_to_eight_decoder (
    input [2:0] select,
    output reg [7:0] outputs
);

reg [1:0] temp; // 中间变量

always @(*) begin
    if (select == 3'b000) begin
        outputs = 8'b00000000;
    end else if (select == 3'b001) begin
        outputs = 8'b00000001;
    end
    ... // 根据选择添加更多的条件分支
    else if (select == 3'b111) begin
        outputs = 8'b11111111;
    end
    // 其余组合省略
end

endmodule

这两种方法都可以实现3-8译码器的功能，但是`case`语句通常更简洁，而`if-else`语句在分支较少的情况下更为直观。