用Verilog设计一个3-8译码器，要求用if-else语录

在Verilog HDL中，设计一个3-8线译码器通常会利用case结构，而不是if-else语句，因为case更适用于逐位比较的情况。但是如果你坚持要用if-else，下面是一个基本的示例，虽然效率不高，但可以演示如何实现：

module three_to_eight_decoder(
    input [2:0] select,   // 输入选择信号，范围是0-7
    output reg [7:0] outputs  // 输出线，共8条
);

// 初始化默认输出为0
always @* begin
    outputs <= 0;
end

// 使用if-else链式结构实现3-8译码
always @(*) begin
    if (select == 3'b0)     // 对应输入0
        outputs = 3'b000;
    else if (select == 3'b1)  // 对应输入1
        outputs = 3'b001;
    else if (select == 3'b2)  // 对应输入2
        outputs = 3'b010;
    else if (select == 3'b3)  // 对应输入3
        outputs = 3'b011;
    else if (select == 3'b4)  // 对应输入4
        outputs = 3'b100;
    else if (select == 3'b5)  // 对应输入5
        outputs = 3'b101;
    else if (select == 3'b6)  // 对应输入6
        outputs = 3'b110;
    else if (select == 3'b7)  // 对应输入7
        outputs = 3'b111;
end