用Verilog语言设计一个3-8译码器

以下是一个简单的3-8译码器的Verilog代码：

module decoder3to8(input [2:0] in, output reg [7:0] out);

always @(in)
    case (in)
        3'b000: out = 8'b00000001;
        3'b001: out = 8'b00000010;
        3'b010: out = 8'b00000100;
        3'b011: out = 8'b00001000;
        3'b100: out = 8'b00010000;
        3'b101: out = 8'b00100000;
        3'b110: out = 8'b01000000;
        3'b111: out = 8'b10000000;
        default: out = 8'b00000000;
    endcase

endmodule

这个译码器接受一个3位的输入信号in，将其转换为一个8位的输出信号out。根据输入信号的不同，输出信号将被设置为8位二进制数中的一个。如果输入信号不匹配，则输出信号将被设置为零。