用Verilog语言设计一个3-8译码器（要求分别用case语句和ifelse语句各写一份）。

在Verilog语言中，3-8译码器是一种数字逻辑电路，它接受三个输入（A、B、C），并根据这些输入组合生成8个输出信号之一。这里我会分别给出使用case语句和if...else语句的设计示例。

**使用case语句设计3-8译码器：**

module three_to_eight_decoder (
    input [2:0] A, B, C,
    output reg [7:0] decoded_output
);

// case语句实现
assign decoded_output = case ({
    A[2] & B[1:0], // D4
    A[2] | (B[1] & ~C[0]), // D5
    A[2] | B[1], // D6
    ~A[2] & C[0], // D7
    ~A[2] & ~C[0], // D0
    A[2], // D1
    B[1], // D2
    ~B[1] // D3
});
endcase

endmodule

**使用if...else语句设计3-8译码器：**

module three_to_eight_decoder (
    input [2:0] A, B, C,
    output reg [7:0] decoded_output
);

always @* begin
    if ((A[2] == 1'b0) && (B[1:0] == 1'b0)) decoded_output = 8'b0; // D0
    else if ((A[2] == 1'b0) && (B[1] == 1'b1)) decoded_output = 8'b1; // D1
    // ... (其余条件类似)
    else if ((A[2] == 1'b1) && (C[0] == 1'b0)) decoded_output = 8'b4; // D4
    else decoded_output = 'z; // 如果没有匹配到条件，则输出不确定值（通常用'z）
end

endmodule

这两种方法都能实现3-8译码功能，case语句通常用于较少的分支情况，而if...else结构则适用于更多可能性的场景。请注意，在实际应用中，你需要为所有可能的输入组合添加对应的条件判断。