使用Verilog HDL 设计实现高电平有效3-8线译码器 包含使能端

以下是使用Verilog HDL设计实现高电平有效3-8线译码器 包含使能端的代码：

module decoder_3to8_enable(input [2:0] inputs, input enable, output reg [7:0] outputs);

always @ (inputs or enable) begin
    if(enable) begin
        case(inputs)
            3'b000: outputs = 8'b00000001;
            3'b001: outputs = 8'b00000010;
            3'b010: outputs = 8'b00000100;
            3'b011: outputs = 8'b00001000;
            3'b100: outputs = 8'b00010000;
            3'b101: outputs = 8'b00100000;
            3'b110: outputs = 8'b01000000;
            3'b111: outputs = 8'b10000000;
            default: outputs = 8'b00000000;
        endcase
    end
    else begin
        outputs = 8'b00000000;
    end
end

endmodule

该代码使用always块来实现输入信号inputs和enable的变化时，根据译码器的真值表输出对应的值。当enable为0时，输出为0。当enable为1时，根据inputs的值输出对应的8位二进制数。

例如，当inputs为3'b010时，输出为8'b00000100，即第三位为1，其余位为0。当enable为0时，输出为8'b00000000，即所有位均为0。