verilog4位十进制减法计数器

Verilog是一种硬件描述语言(HDL)，用于设计和描述数字电路的行为。4位十进制减法计数器是一种简单的计数器结构，它主要用于模拟一个可以递减计数的逻辑系统，通常应用于时序逻辑电路的设计，例如计数显示、计数控制等。

在Verilog中，你可以使用`reg`类型的变量来表示寄存器，并通过赋值语句或组合逻辑来实现减法计数。一个4位的十进制减法计数器通常有5个状态（0-9），因为最低位是借位（进位）。当计数从9递减到0时，会自动加1跳回最高位的1，形成循环。下面是一个简化的例子：

module decimal_subtractor(
    input wire clk,      // 时钟输入
    input wire reset,     // 重置信号
    input wire [3:0] A,  // 输入A，4位数据
    input wire B,        // 输入B，假设全为0
    output reg [3:0] count // 输出计数值
);

always @(posedge clk or posedge reset) begin
    if (reset) begin
        count <= 4'b0;   // 当reset为高，计数器清零
    } else if (count == 4'b1000) {   // 当计数满十
        count <= 4'b0;   // 跳回初值
    } else begin
        if (A > B) begin  // 十进制比较，A大于B则计数减一
            count <= count - 1'b1;
        end else begin
            count <= count;   // 否则保持不变
        end
    end
end

endmodule