每隔1秒数码管从00到59显示的程序和testbench文件

以下是一个使用 Verilog 编写的计数器模块和测试程序，可以在每隔 1 秒钟将数码管从 00 到 59 显示一次。

计数器模块：

module counter(
    input clk, // 时钟信号
    output reg [5:0] digit1, // 数码管第一位
    output reg [5:0] digit2 // 数码管第二位
);

reg [25:0] count; // 计数器，用于记录时钟脉冲的个数

always @(posedge clk) begin
    if (count == 25000000) begin // 当计数器达到 25000000，即 1 秒钟时
        count <= 0;
        if (digit2 == 5) begin // 如果第二位为 5，需要进位
            digit2 <= 0;
            if (digit1 == 5) begin // 如果第一位为 5，需要进位
                digit1 <= 0;
            end else begin
                digit1 <= digit1 + 1;
            end
        end else begin
            digit2 <= digit2 + 1;
        end
    end else begin
        count <= count + 1;
    end
end

endmodule

测试程序：

module testbench;

reg clk;
wire [5:0] digit1;
wire [5:0] digit2;

counter dut (.clk(clk), .digit1(digit1), .digit2(digit2));

initial begin
    clk = 0;
    repeat (100000) begin // 模拟 10 秒钟
        #5 clk = ~clk; // 时钟脉冲周期为 10ns，每次改变时钟信号的值
    end
    $finish; // 结束仿真
end

always @(negedge clk) begin
    $display("%d:%d", digit1, digit2); // 每次时钟下降沿时输出数码管的值
end

endmodule

该计数器模块每次接收到一个时钟脉冲，计数器 count 就会加 1，当 count 达到 25000000，即 1 秒钟时，计数器 count 和数码管的值就会重置，并且数码管的值会加 1。当第二位达到 5 时，需要进位，如果第一位也达到 5，也需要进位。测试程序模拟了 10 秒钟的时钟信号，并在每次时钟下降沿时输出数码管的值，可以看到数码管每隔 1 秒钟就会从 00 到 59 显示一次。