Verilog八段七位数码管

以下是一个简单的Verilog代码实现八段七位数码管显示：

module seven_display(input [3: num,
                        output reg [6:] seg);

always @num)
begin
    case(num)
        4'b0000: seg = 7'b1000000; //0
        4'b0001: seg = 7'b1111001; //1
        4'b0010: seg = 7'b0100100; //2
        4'b0011: seg = 7'b0110000; //3
        4'b0100: seg = 7'b0011001; //4
        4'b0101: seg = 7'b0010010; //5
        4'b0110: seg = 7'b0000010; //6
        4'b0111: seg = 7'b1111000; //7
        4'b1000: seg = 7'b0000000; //8
        4'b1001: seg = 7'b0010000; //9
        default: seg = 7'b1111111; //显示空白
    endcase
end

endmodule

这个模块接收一个四位二进制数作为输入，然后根据不同的输入值，将对应的七段数码管的信号输出到seg端口上。其中，seg是一个七位的输出端口，对应数码管的七段显示。

相关问题

verilog用八段共阳数码管显示毫秒级秒表

以下是使用 Verilog 实现八段共阳数码管显示毫秒级秒表的代码：

module stopwatch(
    input clk,       // 时钟信号
    output [6:0] seg_out,   // 数码管输出信号
    output [3:0] an_out     // 数码管位选信号
);

reg [23:0] count;      // 计数器
reg [3:0] ones, tens;  // 秒个位和十位
reg [1:0] ms_ones;     // 毫秒个位
reg [3:0] an = 4'b1110; // 初始位选信号

// 时钟分频器，将 50MHz 的时钟分频为 1 KHz
reg [9:0] clk_div;
always @(posedge clk) begin
    if (clk_div == 999) begin
        clk_div <= 0;
        count <= count + 1;
    end
    else begin
        clk_div <= clk_div + 1;
    end
end

// 计算秒和毫秒
always @(posedge clk) begin
    if (count == 24999) begin
        ones <= ones + 1;
        if (ones == 10) begin
            ones <= 0;
            tens <= tens + 1;
        end
    end
    if (count == 999) begin
        ms_ones <= ms_ones + 1;
        if (ms_ones == 10) begin
            ms_ones <= 0;
        end
    end
end

// 数码管译码
always @(*) begin
    case ({tens, ones})
        2'b00: seg_out = 7'b1000000; // 0
        2'b01: seg_out = 7'b1111001; // 1
        2'b10: seg_out = 7'b0100100; // 2
        2'b11: seg_out = 7'b0110000; // 3
        2'b100: seg_out = 7'b0011001; // 4
        2'b101: seg_out = 7'b0010010; // 5
        2'b110: seg_out = 7'b0000010; // 6
        2'b111: seg_out = 7'b1111000; // 7
        2'b1000: seg_out = 7'b0000000; // 8
        2'b1001: seg_out = 7'b0010000; // 9
        default: seg_out = 7'b1111111; // 显示空
    endcase
    
    case (an)
        4'b1110: an_out = 4'b1110;  // 第一位
        4'b1101: an_out = 4'b1101;  // 第二位
        4'b1011: an_out = 4'b1011;  // 第三位
        4'b0111: an_out = 4'b0111;  // 第四位
        default: an_out = 4'b1111;  // 关闭所有位选
    endcase
end

// 数码管位选
always @(posedge clk) begin
    if (an == 4'b0111) begin
        an <= 4'b1110;
    end
    else begin
        an <= an >> 1;
    end
end

endmodule

这个代码使用一个计数器和一个时钟分频器来实现毫秒级的计时，然后使用两个寄存器存储秒的个位和十位，一个寄存器存储毫秒的个位。最后使用一个状态机来实现数码管的位选和译码。

用verilog写一个运动秒表，并用八段共阳极数码管显示数据

好的，下面是一个简单的Verilog代码实现：

module stopwatch(
    input clk, //时钟信号
    input reset, //复位信号
    output reg [3:0] seg, //8位7段数码管的输出
    output reg [2:0] dig //数码管的位选信号
);
 
reg [23:0] count; //计时器
reg [3:0] sec; //秒数
reg [3:0] msec; //毫秒数
 
always @(posedge clk or posedge reset) begin
    if (reset) begin
        count <= 0;
        sec <= 0;
        msec <= 0;
    end else begin
        count <= count + 1;
        if (count == 24000000) begin //时钟频率为24MHz
            count <= 0;
            msec <= msec + 1;
            if (msec == 10) begin
                msec <= 0;
                sec <= sec + 1;
                if (sec == 10) begin
                    sec <= 0;
                end
            end
        end
    end
end
 
always @(sec, msec) begin
    case ({sec, msec})
        8'b00000000: seg = 8'b11000000; //0
        8'b00000001: seg = 8'b11111001; //1
        8'b00000010: seg = 8'b10100100; //2
        8'b00000011: seg = 8'b10110000; //3
        8'b00000100: seg = 8'b10011001; //4
        8'b00000101: seg = 8'b10010010; //5
        8'b00000110: seg = 8'b10000010; //6
        8'b00000111: seg = 8'b11111000; //7
        8'b00001000: seg = 8'b10000000; //8
        8'b00001001: seg = 8'b10010000; //9
        default: seg = 8'b11111111; //空白
    endcase
end
 
always @(posedge clk) begin
    case (dig)
        3'b000: begin seg = seg; dig = 3'b001; end
        3'b001: begin seg = seg; dig = 3'b010; end
        3'b010: begin seg = seg; dig = 3'b011; end
        3'b011: begin seg = seg; dig = 3'b000; end
    endcase
end
 
endmodule

这个代码实现了一个简单的运动秒表，它使用一个时钟信号和一个复位信号来控制计时器的计数。计时器的精度为毫秒，当计时器达到1秒时，秒数加1，并且计时器归零。然后，使用一个case语句将秒数和毫秒数转换为相应的7段数码管输出。最后，使用一个case语句来控制数码管的位选信号，以便在每个时钟周期中更新数码管的输出。