fpga数码管动态显示八段

### FPGA 控制数码管进行动态显示

#### 1. 基础概念
FPGA（现场可编程门阵列）能够通过配置实现各种复杂的逻辑功能。对于8位数字显示器的实现，通常采用动态扫描的方式提高资源利用率并简化电路设计[^1]。

#### 2. 动态显示原理
为了使多个数码管看起来像是同时亮起，实际上是以高速度轮流点亮各个数码管，并在其选通时间内设置相应的段码。由于人眼存在视觉暂留效应，只要切换速度足够快(一般大于50Hz)，就能形成稳定的视觉效果[^2]。

#### 3. Verilog 实现方案
以下是基于Verilog HDL编写的简单示例程序，用于控制四个7段共阴极数码管显示不同数字：

module dynamic_display(
    input clk,        // 主时钟信号
    output reg [6:0] seg,// 段选线(SEG)
    output reg [3:0] dig// 位选线(DIG)
);

parameter CLK_DIV = 25_000; // 定义分频系数以获得适当刷新频率
reg [15:0] counter;
wire tick;

always @(posedge clk or negedge rst_n) begin
    if (!rst_n)
        counter <= 16'b0;
    else if (counter == CLK_DIV - 1)
        counter <= 16'b0;
    else 
        counter <= counter + 1;
end

assign tick = (counter == CLK_DIV - 1); 

integer i;
reg [3:0] current_digit;
reg [3:0] digit_data[0:3];

initial begin
    for(i=0;i<4;i=i+1)
        digit_data[i]=i;
end

always @(posedge tick) begin
    case(current_digit)
        4'd0 : {dig[3],seg}={4'b1110,digit_to_seg(digit_data[0])};
        4'd1 : {dig[3],seg}={4'b1101,digit_to_seg(digit_data[1])};
        4'd2 : {dig[3],seg}={4'b1011,digit_to_seg(digit_data[2])};
        4'd3 : {dig[3],seg}={4'b0111,digit_to_seg(digit_data[3])};
    endcase
    
    current_digit=(current_digit==4'd3)?4'd0:(current_digit+1);
end

function [6:0] digit_to_seg;
input [3:0] d;
begin
    case(d)
        4'h0:digit_to_seg=7'b1000000;
        4'h1:digit_to_seg=7'b1111001;
        4'h2:digit_to_seg=7'b0100100;
        4'h3:digit_to_seg=7'b0110000;
        4'h4:digit_to_seg=7'b0011001;
        4'h5:digit_to_seg=7'b0010010;
        4'h6:digit_to_seg=7'b0000010;
        4'h7:digit_to_seg=7'b1111000;
        4'h8:digit_to_seg=7'b0000000;
        4'h9:digit_to_seg=7'b0010000;
        default:digit_to_seg=7'bx;
    endcase
end
endfunction

endmodule

此代码实现了四位数的循环显示，每位之间间隔一定时间(`CLK_DIV`)来完成整个周期内的轮询操作。`digit_to_seg()`函数负责将BCD编码转换成对应的七段LED驱动电平[^3]。