请帮忙为上述代码设计一个testbench

好的，以下是一个简单的 Verilog testbench，用于测试 Register_file_sim 模块的功能。这个 testbench 会在时钟上升沿时依次写入 4 个寄存器，并读取 4 个寄存器的值，最后将读取到的值输出到仿真波形中。

`timescale 1ns / 1ps

module Register_file_tb;

  // 定义仿真参数
  reg [1:0] R_Addr;
  reg [1:0] W_Addr;
  reg Write_Reg;
  reg [7:0] W_Data;
  wire [7:0] R_Data;
  reg clk;
  reg reset;

  // 实例化被测模块
  Register_file_sim dut (
    .R_Addr(R_Addr),
    .W_Addr(W_Addr),
    .Write_Reg(Write_Reg),
    .W_Data(W_Data),
    .clk(clk),
    .reset(reset),
    .R_Data(R_Data)
  );

  // 定义仿真时钟
  always begin
    clk = 0;
    #5;
    clk = 1;
    #5;
  end

  // 定义仿真初始化
  initial begin
    reset = 1;
    #10;
    reset = 0;
  end

  // 定义仿真测试过程
  initial begin
    // 写入数据到寄存器 0
    W_Addr = 0;
    W_Data = 16'h1234;
    Write_Reg = 1;
    #10;
    Write_Reg = 0;

    // 写入数据到寄存器 1
    W_Addr = 1;
    W_Data = 16'h5678;
    Write_Reg = 1;
    #10;
    Write_Reg = 0;

    // 写入数据到寄存器 2
    W_Addr = 2;
    W_Data = 16'h9abc;
    Write_Reg = 1;
    #10;
    Write_Reg = 0;

    // 写入数据到寄存器 3
    W_Addr = 3;
    W_Data = 16'hdef0;
    Write_Reg = 1;
    #10;
    Write_Reg = 0;

    // 读取寄存器 0 的值
    R_Addr = 0;
    #10;

    // 读取寄存器 1 的值
    R_Addr = 1;
    #10;

    // 读取寄存器 2 的值
    R_Addr = 2;
    #10;

    // 读取寄存器 3 的值
    R_Addr = 3;
    #10;

    // 测试结束
    $finish;
  end

endmodule

需要注意的是，这个 testbench 只是一个简单的示例，仅测试了 Register_file_sim 模块的基本功能。如果想要更全面地测试模块的功能，需要编写更为复杂的测试用例。