fpga设计简易数字时钟，用verilog hdl语言

下面是一个简单的FPGA数字时钟设计的Verilog HDL代码示例：

module clock(
    input clk, // 输入时钟
    output reg [6:0] sec, // 秒数
    output reg [6:0] min, // 分钟数
    output reg [4:0] hour // 小时数
);

reg [26:0] cnt; // 计数器，用于计算时钟周期数

always @(posedge clk) begin
    cnt <= cnt + 1; // 计数器加1
    if (cnt == 50000000) begin // 每秒钟计数器达到50000000时
        cnt <= 0; // 计数器清零
        sec <= sec + 1; // 秒数加1
        if (sec == 60) begin // 每分钟计数器达到60时
            sec <= 0; // 秒数清零
            min <= min + 1; // 分钟数加1
            if (min == 60) begin // 每小时计数器达到60时
                min <= 0; // 分钟数清零
                hour <= hour + 1; // 小时数加1
                if (hour == 24) begin // 每天计数器达到24时
                    hour <= 0; // 小时数清零
                end
            end
        end
    end
end

endmodule

这个代码中，我们使用了一个计数器来计算时钟周期数。每当计数器达到50000000时，我们就将秒数加1。当秒数达到60时，我们将秒数清零并将分钟数加1。当分钟数达到60时，我们将分钟数清零并将小时数加1。当小时数达到24时，我们将小时数清零，从新开始计数。

这个代码可以根据具体情况进行修改，例如可以添加闹钟、调整时间等功能。