vhdl写一个16bit左移寄存器

下面是一个使用 VHDL 语言实现的 16 位左移寄存器的代码：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity left_shift_reg is
    Port ( clk : in STD_LOGIC;
           reset : in STD_LOGIC;
           din : in STD_LOGIC_VECTOR (15 downto 0);
           dout : out STD_LOGIC_VECTOR (15 downto 0));
end left_shift_reg;

architecture Behavioral of left_shift_reg is

signal shift_reg : std_logic_vector(15 downto 0);

begin

process(clk,reset)
begin
    if (reset = '1') then
        shift_reg <= (others => '0');
    elsif rising_edge(clk) then
        shift_reg <= din & shift_reg(15);
    end if;
end process;

dout <= shift_reg;

end Behavioral;

该代码定义了一个名为 `left_shift_reg` 的实体，该实体具有四个端口：时钟信号 `clk`、复位信号 `reset`、输入数据信号 `din` 和输出数据信号 `dout`。其中，`din` 是一个 16 位向量，`dout` 也是一个 16 位向量。

在 `Behavioral` 架构中，我们定义了一个名为 `shift_reg` 的信号，它是一个 16 位向量，用于存储左移后的数据。在进程中，我们使用 `if` 语句来对 `shift_reg` 进行复位操作。在时钟上升沿时，我们将输入数据 `din` 添加到 `shift_reg` 的低位，并将 `shift_reg` 的最高位赋值给 `dout`。