移位寄存器设计VHDL代码， 实现左移和右移

在VHDL设计中，移位寄存器用于数据的存储和处理，特别适用于需要按位移动数据的场景，比如串行到并行转换。下面是一个简单的同步左移寄存器和右移寄存器的基本VHDL代码示例：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity ShiftRegister is
    Port (
        Data : in  STD_LOGIC_VECTOR(7 downto 0); -- 输入的数据
        Clock : in  STD_LOGIC;                  -- 主时钟信号
        ShiftL : in  STD_LOGIC;                -- 左移控制信号
        ShiftR : in  STD_LOGIC;                -- 右移控制信号
        Output : out STD_LOGIC_VECTOR(7 downto 0) -- 输出的移位后的数据
    );
end ShiftRegister;

architecture Behavioral of ShiftRegister is
begin
    process(Clock)
    begin
        if rising_edge(Clock) then
            if ShiftL = '1' then
                Output <= Data << 1; -- 左移一位
            elsif ShiftR = '1' then
                Output <= Data >> 1; -- 右移一位
            else
                Output <= Data; -- 如果无移位操作，则保持不变
            end if;
        end if;
    end process;
end Behavioral;

在这个例子中，`Data`是输入数据，`Clock`是系统时钟，`ShiftL`和`ShiftR`分别是左移和右移的控制信号。当`ShiftL`为'1'时，数据向左移一位；当`ShiftR`为'1'时，数据向右移一位。如果没有控制信号，则数据保持不变。