给我一个vhdl 语言代码，要求设计一个具有异步加载功能和模式可控的四位移位寄存器，要求置数信号(LOAD)高电平时加载预置数D3D2D1D0，控制端SS为00、01、10、11时分别实现带进位SL左移、带进位SR右移、自循环左移和自循环右移

好的，以下是满足您要求的 VHDL 代码：

entity shift_reg is
    port(
        CLK: in std_logic;
        LOAD: in std_logic;
        D: in std_logic_vector(3 downto 0);
        SL: in std_logic;
        SR: in std_logic;
        SS: in std_logic_vector(1 downto 0);
        Q: out std_logic_vector(3 downto 0)
    );
end shift_reg;

architecture Behavioral of shift_reg is

    signal reg: std_logic_vector(3 downto 0);

begin

    process(CLK)
    begin
        if rising_edge(CLK) then
            if LOAD = '1' then
                reg <= D;
            elsif SL = '1' then
                reg <= reg(2 downto 0) & '0';
            elsif SR = '1' then
                reg <= '0' & reg(3 downto 1);
            elsif SS = "00" then
                reg <= reg(2 downto 0) & '0';
            elsif SS = "01" then
                reg <= '0' & reg(3 downto 1);
            elsif SS = "10" then
                reg <= reg(1 downto 0) & reg(3 downto 2);
            else
                reg <= reg(2) & reg(3 downto 1) & reg(0);
            end if;
        end if;
    end process;

    Q <= reg;

end Behavioral;

该代码实现了一个具有异步加载功能和模式可控的四位移位寄存器，可以根据 SS 端口控制移位模式，具体如下：

- SS="00" 时，实现带进位 SL 左移
- SS="01" 时，实现带进位 SR 右移
- SS="10" 时，实现自循环左移
- SS="11" 时，实现自循环右移

注意，模式控制端口 SS 是一个二位的 std_logic_vector 类型，因此需要在代码中进行判断和分支。