用verilog语言设计具有异步清零同步置数的十六进制加法计数器计数 器芯片74LS161（其管脚图和功能表如下图所示），进行编译。 写出设计代码与测试

在Verilog语言中设计一个具有异步清零、同步置数功能的十六进制加法计数器，如74LS161，我们需要首先了解该器件的基本结构。74LS161是一个模16二进制减法计数器，但我们可以通过一些逻辑操作将其转换为加法计数器，并添加相应的控制信号来实现所需的功能。

假设我们想要将它改造为一个从0到F（十六进制）循环的加法计数器，同时保持异步清零（通过`CLR`输入）和同步置数（通过`CP`和`S`输入）。这里是一个基本的设计示例：

module hex_counter (
    input wire clk,                // 主时钟
    input wire reset,               // 异步清零信号
    input wire s,                  // 同步置数信号
    input wire [3:0] count_in,     // 输入计数信号
    output reg [3:0] count_out   // 输出计数结果
);

reg [3:0] counter;            // 存储当前计数值
parameter COUNT_MAX = 15;      // 十六进制的最大值

always @(posedge clk or posedge reset) begin
    if (reset) begin
        counter <= 0;           // 当清零信号高时，计数器归零
    end else if (s) begin
        if (count_in == 0) begin
            // 如果计数输入为0，则计数器加1，相当于置位
            counter <= counter + 1;
        end else begin
            // 对于其他非零输入，直接加1
            counter <= counter + count_in;
        end
    end else begin
        // 没有置数信号时，只允许主时钟更新计数器
        counter <= counter + 1;
    end
end

// 边界条件检查并限制输出范围在0-F之间
always @(*) begin
    if (counter > COUNT_MAX)
        count_out <= COUNT_MAX;
    else
        count_out <= counter;
end

endmodule

为了测试这个计数器，你可以编写一个驱动模块，提供不同输入并观察输出是否按照预期工作。记得在实际应用中加上适当的测试用例，包括但不限于：