verilog分频器10khz分成1hz

下面是一个Verilog分频器的代码，可以将输入频率分频为1/10000，即10kHz分频为1Hz：

module freq_divider(
  input clk,  // 输入时钟
  output reg out  // 输出信号
);

reg [13:0] cnt;  // 计数器，需要14位
// 最高位表示1/2，次高位表示1/4，以此类推
reg [3:0] div;

always @(posedge clk) begin
  cnt <= cnt + 1;
  if (cnt == 14'd4999) begin  // 10kHz时钟下计数到4999即1Hz输出
    cnt <= 0;
    out <= ~out;  // 翻转输出信号
  end
end

always @* begin
  if (cnt >= 14'd5000) begin  // 大于等于5000时，需要分频，div表示分频系数
    div[0] = 1;
    div[1] = (cnt >= 14'd10000);
    div[2] = (cnt >= 14'd15000);
    div[3] = (cnt >= 14'd17500);
  end else begin
    div = 4'b0000;  // 不需要分频
  end
end

endmodule

这个分频器使用一个14位计数器，每次输入时钟上升沿计数器加1，当计数器的值达到4999时，输出信号翻转一次。

为了将10kHz分频为1Hz，我们需要在计数器达到5000之后进行分频。分频系数通过一个4位寄存器`div`来表示，其中最高位表示1/2，次高位表示1/4，以此类推。具体地，当计数器的值大于等于10000时，`div[1]`为1，表示需要将1/2；当计数器的值大于等于15000时，`div[2]`为1，表示需要将1/4；当计数器的值大于等于17500时，`div[3]`为1，表示需要将1/8。

最后，输出信号通过异或操作实现翻转。