formality工具的current_design

formality工具的`current_design`是一个命令，用于获取或设置当前设计的名称。其应用格式如下：

current_design [<design_name>]

其中，`<design_name>`指定设计的名称。执行该命令时，如果没有指定`<design_name>`，则会返回当前的设计名称；如果指定了`<design_name>`，则会将当前设计设置为指定的名称。

在formality工具中，可以同时处理多个设计，每个设计都有自己的名称。通过`current_design`命令可以方便地在多个设计之间进行切换，并且可以在不同的设计之间复用代码和IP核等资源。需要注意的是，不同的设计之间可能会存在资源冲突等问题，在进行切换时需要仔细检查和处理。

相关问题

Formality 工具hdlin_ignore_full_case

Formality 工具中的 `hdlin_ignore_full_case` 选项是用于在比较 Verilog HDL 代码中的两个设计的时候，忽略在 case 语句中出现的无关信号。具体来说，如果在两个设计中，同一个 case 语句中有一些信号在一个设计中是无关的，但在另一个设计中是有关的，那么在进行比较时，这些无关信号可以被忽略掉，不会影响比较结果。这个选项可以提高比较的准确性和效率。

Formality 工具hdlin_ignore_parallel_case

`hdlin_ignore_parallel_case` 是 Formality 工具中的一个选项，用于在比较 Verilog HDL 代码中的两个设计时忽略并行的 case 语句。当两个设计中的 case 语句的分支顺序不同，但是功能相同时，这个选项可以帮助 Formality 工具找到这些相同的语句，并将它们视为等效的语句进行比较。这个选项可以提高比较的准确性和效率。