verilog使EGO1两个数码管独立显示

好的，针对您的问题，我可以为您提供如下的Verilog代码实现EGO1两个数码管独立显示：

module EGO1(
    input clk,
    input rst,
    input [7:0] data1,
    input [7:0] data2,
    output reg [6:0] seg1,
    output reg [6:0] seg2
);

reg [1:0] digit;
reg [3:0] count;

always @(posedge clk) begin
    if (rst) begin
        digit <= 2'b00;
        count <= 4'd0;
        seg1 <= 7'b0000000;
        seg2 <= 7'b0000000;
    end else begin
        count <= count + 1;
        if (count == 4'd8) begin
            count <= 4'd0;
            digit <= digit + 1;
            if (digit == 2'b10) begin
                digit <= 2'b00;
            end
        end
        case (digit)
            2'b00: seg1 <= data1[count];
            2'b01: seg2 <= data2[count];
        endcase
    end
end

endmodule

以上代码实现了EGO1两个数码管的独立显示，其中`data1`和`data2`输入信号分别为两个数码管需要显示的数值，`seg1`和`seg2`输出信号分别为两个数码管的七段数码显示结果。注意，该代码需要在时钟`clk`的上升沿触发，同时带有异步复位信号`rst`，可以在需要时将其拉低以复位电路。