quartus分频器50mhz分成1hz的vhdl代码

以下是一个简单的VHDL代码，将50MHz的时钟信号分频为1Hz的信号：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;

entity clock_divider is
    Port ( clk_in : in  STD_LOGIC;
           clk_out : out STD_LOGIC);
end clock_divider;

architecture Behavioral of clock_divider is
    signal cnt : unsigned(23 downto 0) := (others => '0');
begin
    process(clk_in)
    begin
        if rising_edge(clk_in) then
            cnt <= cnt + 1;
            if cnt = 25000000 then -- 50MHz / 25000000 = 1Hz
                clk_out <= not clk_out;
                cnt <= (others => '0');
            end if;
        end if;
    end process;
end Behavioral;

这个代码使用了一个计数器来将50MHz的时钟信号分频为1Hz的信号。计数器的位宽为24位，当计数器达到25000000时，就将输出信号翻转，并将计数器重置为0，以便重新开始计数。请注意，由于计数器的位宽为24位，因此该代码最多只能工作2 ^ 24个周期，约为4.5秒。如果需要更长的时间，则需要增加计数器的位宽。