综合timing inputdelay

综合timing input delay是指在时序路径中，输入信号到达FPGA的外部输入端口之间的延迟。这个延迟可以包括Tco和Trace Delay（也叫Board delay）等因素。输入延迟的设置会影响数据路径延迟的计算，如果设置了input delay，那么input delay应该被加到数据路径延迟中。同时，如果设置了output delay，那么应该用output delay替换数据需求时间中的Ts或者Th。综合timing input delay的具体数值可以通过输入静态时序路径分析报告来得到。<span class="em">1</span><span class="em">2</span><span class="em">3</span>
#### 引用[.reference_title]
- *1* *2* *3* [输入延时（Input Delay）与输出延时（Output Delay）](https://blog.csdn.net/qq_39507748/article/details/114746186)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v93^chatsearchT3_2"}}] [.reference_item style="max-width: 100%"]
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