verilog中reg和wire的使用

在Verilog语言中，`reg`和`wire`是两种基本的数据存储类型，它们分别用于表示数据的存储和信号的传输。

1. **reg** (register)：`reg`变量是用来存储数据的，它可以在系统周期内改变值，适用于需要内部状态跟踪的情况。例如计数器、寄存器等。在Verilog中，当你希望描述一个可以改变的变量时，应该使用`reg`关键字声明。`reg`变量通常由硬件模块内的组合逻辑更新。

2. **wire** (wire): `wire`则是用来传递信号的，它本身不包含任何状态信息，仅仅是数据流的一部分，不会自动保留先前的值。`wire`常用于连接两个模块之间的输入输出端口，或者作为模块内部结构的一部分。比如，模块A的输出直接连接到模块B的输入，就可以使用`wire`。

module example (
    input wire clk, // 输入时钟
    input reg [7:0] data_in, // 输入数据
    output reg [7:0] data_out // 输出数据
);
...
endmodule