verilog 输出用reg还是wire
时间: 2023-04-25 15:01:38 浏览: 199
Verilog中reg与wire的不同点-北航夏宇闻verilog讲稿ppt
Verilog中,输出信号可以使用reg或wire来定义。
如果输出信号需要在always块中赋值,则应使用reg。
如果输出信号只需要连接到其他模块的输入端口,则应使用wire。
需要根据具体情况选择使用哪种类型。
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Verilog中reg与wire的不同点-北航夏宇闻verilog讲稿ppt