FPGA片内RAM读写测试代码

module RAM_test(
    input clk,
    input rst_n,
    input [31:0] addr,
    input [31:0] data_in,
    output reg [31:0] data_out
);

reg [31:0] mem [0:1023];

always @(posedge clk or negedge rst_n) begin
    if(!rst_n) begin
        for(int i=0; i<1024; i=i+1) begin
            mem[i] <= 32'h0;
        end
    end
    else begin
        if(addr[9:0] < 1024) begin
            if(addr[31:10] == 32'h0) begin
                if(addr[9:2] == 6'h0) begin
                    data_out <= mem[addr[9:0]];
                end
                else if(addr[9:2] == 6'h4) begin
                    mem[addr[9:0]] <= data_in;
                end
            end
        end
    end
end

endmodule

这是一个简单的FPGA片内RAM读写测试代码，使用Verilog语言编写。该代码实现了一个1024个32位字的RAM，可以进行读写测试。其中，addr为地址输入，data_in为写入数据，data_out为读出数据。具体实现细节可以参考代码注释。