Verilog语言Ram怎么把数据分成四个数据包按顺序读出，请编写一段verilog代码

在Verilog中，为了将RAM中的数据分块读出，并保持按顺序读取，你可以使用循环结构以及数组来存储每次读取的数据。下面是一个简化的示例，假设我们有一个8字节宽的RAM，每4字节作为一个数据块，我们将其分割成四个数据包。这里假设`ram_data`是RAM的实际数据区域，`data_out`是输出的数据缓冲区，`clk`是系统时钟，`rd_en`是读取请求信号。

module ram_data_splitter(
    input wire clk,
    input wire rd_en,
    input wire [31:0] ram_data_address,
    input wire [31:0] ram_data_in,
    output reg [31:0][3:0] data_out [0:3],
    input wire next_data_request
);
  
parameter DATA_WIDTH = 32;  // RAM数据宽度
parameter BUCKET_SIZE = 4;   // 每个数据包大小

reg [BUCKET_SIZE - 1:0] current_bucket_index = 0; // 当前数据包的索引

always @(posedge clk or posedge rd_en) begin
    if (!rd_en) begin
        current_bucket_index <= 0;  // 如果无读取请求，清零当前包索引
    end else if (rd_en && next_data_request) begin
        current_bucket_index <= (current_bucket_index + 1) % BUCKET_SIZE;  // 后续请求，跳到下一个数据包
        if (current_bucket_index == 0) begin
            data_out[0] <= {ram_data_in[DATA_WIDTH*(current_bucket_index):DATA_WIDTH*(current_bucket_index+BUCKET_SIZE)-1]};
        else begin
            // 依次读取下四个字节并填充数据缓冲区
            // 数据包索引从1开始
            for (int i = 1; i < BUCKET_SIZE; i++) begin
                data_out[current_bucket_index][i - 1] <= ram_data_in[DATA_WIDTH*(current_bucket_index+i-1)];
            end
        end
    end
end

// 根据需要添加边界检查和其他错误处理机制

endmodule