用modelsim中Verilog语言编写整数为5、占空比为50％分频器

在ModelSim环境下使用Verilog编写一个5分频器（即将输入频率降低到原频率的五分之一），同时采用占空比为50%的PWM波形，你需要创建一个模块并利用计数器和状态机来实现这个功能。以下是一个基本的示例：

module five_phase_divider(
    input wire clk,          // 主时钟
    input wire reset,         // 用于复位计数器
    input wire pwm_en,        // PWM信号使能
    output reg [3:0] phase_out  // 输出相位值（因为是五分频，最大4位）
);

reg [3:0] counter;       // 用于分频的4位计数器
wire pwm_output;         // 存储计算出的PWM信号

// 初始化条件
always @(posedge clk or posedge reset) begin
    if (reset) begin
        counter <= 4'b0;
        phase_out <= 4'b0;
    end else if (pwm_en) begin
        if (counter == 4'b1010) begin
            // 当达到5之后，清零计数器开始新的一轮
            counter <= 4'b0;
            pwm_output = ~pwm_output; // 50%占空比，改变输出状态
        else
            counter <= counter + 1'b1;
        end
    end
end

assign pwm_out = pwm_output; // 将内部变量连接到输出端口

// 输出PWM信号
always @(posedge clk) begin
    if (pwm_en) begin
        case(counter)
            4'b0000: $display("Phase %d", 0); // 相位0
            4'b0001: $display("Phase %d", 1);
            4'b0010: $display("Phase %d", 2);
            4'b0011: $display("Phase %d", 3);
            4'b0100: $display("Phase %d", 4); // 因为是5分频，这里显示为下一个相位
        endcase
    end
end

endmodule