在vivado中做一个3-8译码器，给出设计代码和测试代码。

在Xilinx Vivado工具中创建一个3-8线译码器，通常需要以下几个步骤：

首先，你需要使用Verilog HDL语言编写模块代码，这里是一个简单的3-8译码器的设计示例：

module three_to_eight_decoder(
    input [2:0] select, // 输入选择信号，范围0-7
    output reg [7:0] outputs // 输出信号，共8位
);

// 通过case语句实现逻辑功能
always @(*) begin
    case(select)
        3'b000 : outputs = 3'b000; // 译码输出为0
        3'b001 : outputs = 3'b001;
        3'b010 : outputs = 3'b010;
        // ... 继续添加其他输入对应的输出映射
        3'b111 : outputs = 3'b111; // 译码输出为7
        default : outputs = 3'b000; // 如果输入不在范围内，则默认为0
    endcase
end

endmodule

接下来，你可以使用Vivado的Simulator或硬件模拟功能对这个模块进行测试。假设我们有以下测试向量：

initial begin
    $display("Testing Three-to-Eight Decoder:");
    
    // 测试向量
    wire sel = {2'd0, 2'd1, 2'd2}; // 选择信号sel = 010 (对应于数字3)
    wire out;

    // 连接模块并运行测试
    three_to_eight_decoder uut(sel, out); // 创建模块实例
    
    #100; // 等待一段时间让仿真开始
    $display("sel = %b, out = %b", sel, out); // 打印结果
    #500; // 再等待一段时间
    $finish; // 结束仿真
end

在这个测试案例中，我们设置`sel`为3，期望`out`应显示为010。你可以修改`sel`值来检查其他输入的情况。