如何在VHDL中设计一个秒表的分频器模块，并确保其输出100Hz的计时脉冲？请提供VHDL代码示例。

在秒表设计中，分频器模块是生成精确计时脉冲的核心组件。为了实现这一目标，推荐参考《VHDL语言实现：秒表逻辑设计与实现》。这份资料详细介绍了秒表的逻辑结构，包括分频器的设计，并提供了一个完整的实验设计，帮助你更好地理解VHDL中分频器的设计过程。

参考资源链接：[VHDL语言实现：秒表逻辑设计与实现](https://wenku.csdn.net/doc/649a73a150e8173efd9cc434?spm=1055.2569.3001.10343)

为了生成100Hz的计时脉冲，通常需要一个频率较高的时钟源，例如2.5MHz。分频器的作用就是将这个高频信号分频至100Hz。以下是一个简化的VHDL代码示例，展示了如何设计一个基本的分频器模块：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity frequency_divider is
    Port ( clk_in : in STD_LOGIC;           -- 输入时钟信号
           reset : in STD_LOGIC;            -- 异步复位信号
           clk_out : out STD_LOGIC          -- 输出100Hz时钟信号
         );
end frequency_divider;

architecture Behavioral of frequency_divider is
    signal counter: STD_LOGIC_VECTOR(25 downto 0); -- 计数器宽度根据时钟频率和目标频率确定
begin
    process(clk_in, reset)
    begin
        if reset = '1' then
            counter <= (others => '0');
            clk_out <= '0';
        elsif rising_edge(clk_in) then
            if counter = 

参考资源链接：[VHDL语言实现：秒表逻辑设计与实现](https://wenku.csdn.net/doc/649a73a150e8173efd9cc434?spm=1055.2569.3001.10343)