在SystemVerilog中，如何正确使用always_ff过程来模拟D型触发器，并避免常见的触发器错误？请结合具体示例。

要正确使用SystemVerilog中的always_ff过程来模拟D型触发器，并避免常见的触发器错误，首先需要确保理解和遵循always_ff过程的规则。always_ff块通常用于描述时序逻辑，特别是用于在时钟信号的上升沿或下降沿触发的事件。

参考资源链接：[SystemVerilog always_ff入门：正确使用与常见错误](https://wenku.csdn.net/doc/njhzod5d5i?spm=1055.2569.3001.10343)

以下是一个正确模拟D型触发器的示例代码：

module dff(
    input logic clk,
    input logic rst_n,
    input logic d,
    output logic q
);

    always_ff @(posedge clk or negedge rst_n) begin
        if (!rst_n) begin
            q <= 0; // 同步复位逻辑
        end else begin
            q <= d; // 在时钟上升沿捕获d的值
        end
    end

endmodule

在上述代码中，always_ff块声明了一个时钟驱动的寄存器，其值在每个时钟上升沿和复位下降沿时更新。通过使用非阻塞赋值操作符（<=），可以确保所有的寄存器更新都是在时钟事件的下一个非阻塞赋值周期内完成，这符合硬件的时序行为。

在编写always_ff时常见的错误包括：
1. 使用敏感列表错误：always_ff块不能包含一个简单的信号列表作为敏感列表，它必须使用posedge或negedge来明确指出对哪个边沿敏感。
2. 引入不必要的延迟：在always_ff块内部不应使用延迟（#）或其他阻塞赋值（=），因为这会导致仿真与实际硬件行为不一致。
3. 同步复位与异步复位混合使用：应该根据设计需求选择同步复位或异步复位，并在always_ff块中始终如一地使用。

推荐的辅助资料《SystemVerilog always_ff入门：正确使用与常见错误》提供了关于如何使用always_ff过程以及在实际编写代码时应该避免哪些常见错误的深入分析和具体示例。通过学习这些内容，你能够更好地理解和应用always_ff来创建正确的时序逻辑，并在项目实践中避免触发器错误，从而提高设计的稳定性和可靠性。

参考资源链接：[SystemVerilog always_ff入门：正确使用与常见错误](https://wenku.csdn.net/doc/njhzod5d5i?spm=1055.2569.3001.10343)