紫光同创 FPGA 开发工具差分信号引脚分配
时间: 2023-11-01 09:53:19 浏览: 49
根据引用\[3\]中的信息,紫光同创FPGA开发工具提供了一个I/O Table界面,可以用来设置差分信号引脚的分配。在该界面中,可以设置差分信号引脚的名称、类型(input、output、inout)、约束的管脚、所在的bank、输入输出电压、IO标准、驱动电流、上拉下拉电阻、转换速率、输入迟滞模式、参考电压VREF模式、内部产生VREF和专用VREF输入管脚模式设置、DDR memory应用输入匹配电阻设置、差分输入的输入匹配电阻设置、驱动模式选择、输入或输出延迟、修正poly电流的default值、DDR模式输入内置端接电阻校准功能控制以及使用校准功能使能时的内置电阻值。通过在I/O Table界面中设置这些选项,可以完成差分信号引脚的分配。
#### 引用[.reference_title]
- *1* *2* [国产FPGA(紫光同创)—— 数据采集及千兆以太网传输(一)](https://blog.csdn.net/weixin_43726692/article/details/126892005)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v91^insertT0,239^v3^insert_chatgpt"}} ] [.reference_item]
- *3* [紫光同创国产FPGA学习之Physical Constraint Editor](https://blog.csdn.net/my_share/article/details/84556380)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v91^insertT0,239^v3^insert_chatgpt"}} ] [.reference_item]
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