8位乘法器（移位相加）testbench代码

8位乘法器通常使用组合逻辑设计，其中一种实现方法是基于移位和加法的操作。在Verilog HDL或VHDL等硬件描述语言中，编写testbench测试代码用于验证8位乘法器的功能，可能会包括以下几个步骤：

// 定义乘法模块接口
module multiplier_8bit (
    input [7:0] multiplicand_a,
    input [7:0] multiplicand_b,
    output reg [15:0] product
);

// 具体的乘法器实现（这里假设为移位加法器）
always @(*) begin
    product = multiplicand_a << 8 + multiplicand_b; // 或者其他移位加法操作
end

endmodule

// 测试bench代码
module multiplier_test;
reg [7:0] multiplicand_a, multiplicand_b;

initial begin
    // 设置输入值
    multiplicand_a = 5'b1010;   // 示例输入A
    multiplicand_b = 5'b0110;   // 示例输入B
    
    #100;  // 等待一段时间让乘法完成
    $display("Product: %b", product); // 输出结果

    // 遍历更多输入进行测试
    for (int i = 0; i < 16; i++) {
        multiplicand_a = i;  // 更改输入A
        #100;                // 再次等待并读取结果
        $display("Multiplying %b by %b, Product: %b", multiplicand_a, multiplicand_b, product);
    }
    
    // 清除乘积寄存器，准备下一轮测试
    product = 0;
end

endmodule