verilog代码写一个八位加法器，包含测试代码

Verilog是一种硬件描述语言，用于设计数字电路。下面是一个简单的八位全加器的Verilog代码示例，包括模块定义、结构体和测试代码：

// 定义八位加法器模块（Full Adder）
module adder (
    input [7:0] a, // 输入A
    input [7:0] b, // 输入B
    output reg [7:0] sum, // 加法结果
    output reg carry_out // 进位输出
);

// 全加器内部结构体定义
always @(*) begin
    sum = a + b; // 低8位相加
    carry_out = a[7] ^ b[7] ^ sum[7]; // 高位进位计算
end

endmodule

// 测试代码部分
module test_adder;

reg [7:0] a_values, b_values;
wire [7:0] sum_values, carry_out_values;

// 设置一些输入值
initial begin
    a_values = 5'b00010; // A=10
    b_values = 5'b10100; // B=40

    #10 // 等待一定时间让电路稳定
end

// 实例化加法器模块
adder u1 (
    .a(a_values),
    .b(b_values),
    .sum(sum_values),
    .carry_out(carry_out_values)
);

// 输出结果观察
always @(posedge clk) begin
    $display("A=%b, B=%b, Sum=%b, Carry Out=%b", a_values, b_values, sum_values, carry_out_values);
    #10; // 每10纳秒更新一次
end

initial begin
    // 启动仿真
    $monitor(0, "Simulation started...");
    forever #1000; // 无限循环
end

endmodule