用verilog代码写八位加法器，包含测试代码

在Verilog中编写一个简单的八位加法器（全加器）可以分为两个部分：模块定义和测试代码。以下是基本的八位并行加法器（Full Adder）模块和一个简化的测试代码示例：

// 定义八位加法器模块 (FullAdder)
module adder (
    input [7:0] a,     // 输入A
    input [7:0] b,     // 输入B
    output reg [7:0] sum,  // 和
    output reg c         // 进位
);

// 全加器模块内部实现
always @(a or b) begin
    sum = a ^ b;   // XOR 函数计算和
    c = a & b;     // AND 函数计算进位
end

endmodule

// 测试代码部分
module test_adder;
    // 创建一个adder实例
    wire [7:0] sum, carry;
    adder u1 (.a(a_data), .b(b_data), .sum(sum_out), .carry(carry_out));

    // 输入数据
    reg [7:0] a_data = 5'b10101010;
    reg [7:0] b_data = 5'b01010101;

    initial begin
        #10 $display("Sum: %b, Carry: %b", sum_out, carry_out);
        
        // 可以添加更多的输入组合来测试
        // ...
        a_data = 5'b00000001;  // 更改输入值
        #10 $finish;           // 结束仿真
        
        // 使用$monitor监控信号变化
        $monitor("Sum: %b, Carry: %b", sum_out, carry_out);
    end

endmodule

在这个例子中，`adder`模块定义了一个全加器功能，而`test_adder`模块用于测试加法器的行为。在实际应用中，你需要替换`a_data`和`b_data`为实际的测试数据，并可以根据需要添加更多的测试用例。