74LS191设计6进制计数器

根据74LS191的设计，我们可以实现一个6进制计数器。该计数器有四个并行加载/计数输入（P0，P1，P2，P3），一个时钟输入（CLK），一个异步复位输入（MR），一个计数使能输入（CE），以及四个输出（Q0，Q1，Q2，Q3）。

以下是一个示例的74LS191的6进制计数器的设计：

library ieee;
use ieee.std_logic_1164.all;

entity counter_6bit is
    port (
        CLK : in std_logic;
        MR : in std_logic;
        CE : in std_logic;
        P0 : in std_logic;
        P1 : in std_logic;
        P2 : in std_logic;
        P3 : in std_logic;
        Q0 : out std_logic;
        Q1 : out std_logic;
        Q2 : out std_logic;
        Q3 : out std_logic
    );
end entity counter_6bit;

architecture behavioral of counter_6bit is
    signal count : integer range 0 to 63 := 0;
begin
    process (CLK, MR)
    begin
        if MR = '1' then
            count <= 0;
        elsif rising_edge(CLK) and CE = '1' then
            if count = 63 then
                count <= 0;
            else
                count <= count + 1;
            end if;
        end if;
    end process;

    Q0 <= '1' when count(0) = '1' else '0';
    Q1 <= '1' when count(1) = '1' else '0';
    Q2 <= '1' when count(2) = '1' else '0';
    Q3 <= '1' when count(3) = '1' else '0';
end architecture behavioral;

在这个设计中，我们使用一个名为`count`的信号来存储计数器的当前值。当`MR`（异步复位）为高电平时，计数器被复位为0。当时钟信号`CLK`上升沿到来且计数使能`CE`为高电平时，计数器递增。当计数器的值达到63时，它会被重置为0。

输出信号`Q0`，`Q1`，`Q2`和`Q3`分别对应计数器的四个位。当计数器的相应位为1时，输出信号对应的位为高电平，否则为低电平。