编写Verilog 程序，验证3输入的与门、或门、与非门、或非门、异或门、异或非门。

在Verilog语言中，设计数字逻辑电路通常涉及到模块化的设计，每个基本门电路如与门、或门等都是独立的模块。这里是一个简单的例子，展示如何编写基本的Verilog模块来验证这六种门：

// 定义与门模块 (AND Gate)
module and_gate (
    input [1:0] a, b, // 输入
    output reg out     // 输出
);
    assign out = a & b; // 与操作
endmodule

// 同样的，可以分别为或门 (OR Gate), 与非门 (NOT AND) , 或非门 (NOR), 异或门 (XOR) 和异或非门 (XNOR) 写类似模块
module or_gate (
    input [1:0] a, b,
    output reg out
);
    assign out = a | b;
endmodule

module not_and (
    input a, b,
    output reg out
);
    assign out = ~a & b; // 非门先作用于a
endmodule

module nor_gate (
    input a, b,
    output reg out
);
    assign out = ~(a | b); // 或非操作
endmodule

module xor_gate (
    input [1:0] a, b,
    output reg out
);
    assign out = a ^ b;
endmodule

module xnor_gate (
    input [1:0] a, b,
    output reg out
);
    assign out = ~(a ^ b); // 异或非操作
endmodule

在这个例子中，每个模块都有输入端口(a, b)和输出端口(out)，并且通过赋值语句实现了对应的逻辑功能。然后你可以创建包含这些模块的测试bench文件来验证它们的行为。