verilog存储器用法示例

下面是一个简单的Verilog存储器用法示例：

module memory(
input clk, //时钟信号
input [7:0] addr, //地址信号，8位二进制数
input [7:0] data_in, //输入数据信号，8位二进制数
input write_en, //写入使能信号
output [7:0] data_out //输出数据信号，8位二进制数
);

reg [7:0] mem [255:0]; //定义256个8位存储器单元

always @(posedge clk) begin //时钟上升沿触发
if(write_en) begin //写入操作
mem[addr] <= data_in;
end
data_out <= mem[addr]; //读取操作
end

endmodule

在这个示例中，我们使用了一个256个8位存储单元的存储器。时钟信号用于时序控制，addr信号用于选择存储单元，data_in信号用于写入数据，write_en信号用于写入使能，data_out信号用于输出读取的数据。存储器的操作在时钟上升沿触发，读取操作直接从存储器中读取对应地址的数据，写入操作先将数据写入到对应地址的存储单元中。